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    〔課題〕在內部電場弱的區域，在比起光二極體PD深的區域所產生的光電荷會朝橫方向擴散，使光電子流入鄰接畫素等(串訊)，而導致感度降低。〔解決手段〕將串訊防止層DNW9設於光二極體PD形成部與畫素-周邊電路間。〔效果〕畫素-畫素間或畫素區域-周邊電路區域間之串訊可以減低，光感度可以提升。
    公开号:TW201314877A
    申请号:TW101122195
    申请日:2012-06-21
    公开日:2013-04-01
    发明作者:Tomoyasu Furukawa；Satoshi Sakai；Yusuke Nonaka；Shinya Sugino
    申请人:Hitachi Ltd；
    IPC主号:H01L27-00
    专利说明:
    固態攝像裝置
    本發明關於使用光電轉換效果來取得影像資訊、位置資訊的CMOS感測器或CCD感測器等之固態攝像裝置，特別是關於藉由阱構造之改良達成光之串訊減低的固態攝像裝置。
    CMOS感測器、以CCD感測器為代表的固態攝像裝置，係廣泛應用於數位攝影機或數位潛像照相機等。使用CMOS感測器的固態攝像裝置，其之進行光電轉換元件PD之選擇的開關元件或信號電荷之讀出用的開關元件係使用CMOS電晶體。又，控制電路、信號處理電路等之周邊電路係使用MOS電晶體或CMOS電晶體，具有可將光電轉換元件PD與上述開關元件、周邊電路藉由一連串之構成製作於同一晶片上之優點。
    該固態攝像裝置，係將設有光電轉換元件(光二極體PD)的複數畫素配置於半導體基板上，藉由光二極體對射入各畫素之光進行光電轉換，產生電荷並收集之，將該電荷傳送至浮置擴散(FD)部，藉由MOS電晶體檢測該FD部之電位變動，將其轉換為電氣信號，進行放大而作為影像信號輸出之。
    於此，光電轉換元件PD係由PN接合，利用電壓施加而產生的空乏層中之電場進行電荷收集，此乃一般者。該電荷收集方式，在對應於可視光區域之射入光(380nm~830nm)的固態攝像裝置時，射入光之大部分會於Si表面起5μm左右之深度被吸收，而產生光電荷。因此，欲以高效率針對產生的光電荷予以收集時，空乏層寬度幅須充分確保5μm左右。因此，PN接合之深接合化與高電壓化為必要。該構成之一例如專利文獻1之揭示。 〔先行技術文獻〕 〔專利文獻〕
    [專利文獻1]特開2004-031878號公報
    [專利文獻2]特開2006-024907號公報
    [專利文獻3]特開2006-64956號公報
    就光感度之提升而言，使經由光電轉換的深至5μm區域為止之光電荷，以良好效率導入PD，進行讀出乃必要者。
    如專利文獻1之PN接合之深接合化，係不利於對光電轉換元件PD內之電荷傳送進行ON(導通)/OFF(非導通)之MOS電晶體之微細化，又，PN接合之深接合化引起之MOS電晶體尺寸之擴大，將減少PD之開口率，導致光感度降低之問題。另外，高電壓化亦存在增大消費電力之課題。
    另外，利用光二極體PD與相反導電型之基板雜質濃度差引起之內部電場，進行電荷收集，在不進行PN接合之深接合化之情況下，可實現高感度化與低消費電力化的構成之一例，係揭示於專利文獻2。但是，利用雜質濃度差引起之內部電場進行電荷收集時，在比起光二極體PD深的區域所產生的光電子，其之濃度斜率無法充分確保，在內部電場弱的區域，光電子會朝橫方向擴散，使光電子流入鄰接畫素(串訊)而導致感度降低。
    本發明，係在濃度斜率無法充分確保的區域，藉由設置將電荷予以吸取，將光電荷導入PD之構造，而實現串訊之減低，感度之提升。
    固態攝像裝置，係具有：畫素區域及和上述畫素區域呈鄰接，形成有邏輯電路的邏輯電路區域；具有：第1導電型之半導體層，其被形成有畫素區域與邏輯電路區域；第1導電型之第1半導體區域，係形成於半導體層上，濃度較半導體層高；及元件分離區域，用於分離畫素區域之元件與邏輯電路區域之元件；於畫素區域，係於第1半導體區域上形成第2導電型之光二極體；於第2導電型之光二極體之區域，係形成由光二極體起超出第1半導體區域而延伸至半導體層的第2導電型之第2半導體區域，而予以構成。
    又，於元件分離區域，係形成由元件分離區域之形成用的氧化膜超越第1半導體區域而延伸至半導體層的第2導電型之第3半導體區域，而予以構成。
    除光二極體PD以外另外設置，在濃度斜率無法充分確保，內部電場弱的區域將電荷予以吸取，而將光電荷導入光二極體PD的構造，如此則，可以減少串訊，提升感度。
    可以不受MOS電晶體與光二極體PD之構造影響而形成該構造，具有可以同時實現高感度化與低消費電力化之優點。
    以下，針對本發明之實施之形態以使用CMOS感測器的自動對焦感測器為例進行詳細說明。首先，使用圖3說明自動對焦感測器之原理說明。藉由2次成像光學系28使通過攝影透鏡27的光束於自動對焦感測器29之基準感測器陣列25上與參照感測器陣列26上之2個位置再度成像為被攝體像。由基準感測器陣列25上之被攝體像獲得的感測器輸出250與由基準感測器陣列26上之被攝體像獲得的感測器輸出260，進行相位差檢測而求出失焦(defocus)量。該自動對焦感測器之原理，例如說明於專利文獻3。
    圖2係表示本發明適用於使用CMOS感測器的自動對焦感測器時之全體構成圖。於圖2係將感測器裝置200及其周邊電路予以模式描繪。又，圖2所示各畫素區域，係以其光二極體之平面形狀為代表予以表示。於感測器裝置200，係使進行被攝體之明暗度測定的測光畫素區域18，及焦點位置之測定用的測距畫素區域19以2維方式被配置。於測光畫素區域18及測距畫素區域19之光二極體設有串訊防止層9。詳細係使用圖1加以說明，此為本實施例之特徵。又，存在著由測距畫素構成的2個陣列，亦即基準感測器陣列25與參照感測器陣列26。如圖3之說明，係由基準感測器陣列25與參照感測器陣列26之輸出進行相位差檢測，因此具有對個別之感測器陣列進行掃描的移位暫存器電路20a、20b，將來自個別之感測器陣列之信號予以放大的列信號處理電路23a、23b，及將來自列信號處理電路23之輸出予以放大的外部輸出輸出電路24。又，作為周邊電路，係另外具有：對測光畫素區域18之信號實施處理的測光信號處理電路21，及對自動對焦感測器實施控制的控制電路22。
    圖1係表示固態攝像裝置之重要部分斷面構造。圖2例示之構成，係相當於圖2之X-X‘之位置之斷面。該例係具有3層之配線層。P+Si半導體基板1，係使用磊晶成長技術形成P-Si層2。其後，形成由絕緣體(一般由氧化膜形成)構成的元件分離區域14，藉由P型雜質及N型雜質之添加而形成P阱12及N阱3。P阱12係較P-Si層2形成為更高雜質濃度。又，為使異電位之P阱間呈電氣分離，而形成N型隔離NISO16。其後，於P阱12及P-Si層2上添加N型雜質而形成串訊防止層(深N阱層DNW)9。該串訊防止層DNW9，係被短路於N阱3或光二極體10，而如後述發揮將光電子予以吸取之機能。又，如本實施例般將畫素區域18、19與周邊電路區域20境界間之串訊防止層DNW9b短路於N阱3而予以配置，具有可實現串訊防止層DNW9b之供電區域之簡略化及配置面積縮小化之優點。又，圖1雖未圖示，畫素區域18、19間之串訊防止層DNW9b，例如係連接於畫素區域18與周邊電路區域20境界之串訊防止層DNW9b，光電子可經由串訊防止層DNW9b被吸入N阱3。又，Si表面起深度方向5μm左右之位置大約為P+Si半導體基板1與P-Si層2之境界。
    其後之工程係形成閘極電極15及雜質區域10，11，13、17。雜質區域10為N型光二極體PD，雜質區域11為光二極體PD表面P型保護層。又，雜質區域13為N+擴散層，雜質區域17為P+擴散層，於畫素區域18、19，係形成藉由彼等雜質區域與閘極電極而構成畫素的電晶體，於電路區域20則形成有藉由彼等雜質區域與閘極電極而構成周邊電路的電晶體。周邊電路可由例如CMOS邏輯電路來實現。
    於光二極體PD及閘極電極15之上，隔著配線層間絕緣膜8形成第1配線層5。於其上依序形成第2層間層6，第3層間配線層7。彼等係藉由接觸孔4互相電連接。
    本構成為一例，但不限定於說明之形成方法。又，本例中光二極體PD為N型，基板1為P型，構成光收集區域的深雜質層9為N型，但個別之導電型可以替換而構成。亦即，光二極體PD為P型，基板1為N型，構成光收集區域的深雜質層9為P型亦可同樣形成。
    本發明中，係藉由將串訊防止層DNW9設於光二極體PD與畫素-周邊電路(圖1之例為移位暫存器電路)間，而減低畫素區域-畫素區域間及畫素區域-周邊電路區域間之串訊，達成光感度之提升。串訊之大幅度減低，光感度之提升效果係以光射入測光畫素區域18時為例進行詳細說明。
    圖4之比較例，係表示無串訊防止層DNW9時之斷面構造(和圖1相當，或和圖1附加同一符號之構成係表示和圖1為同一構成)，及光50射入測光畫素區域18時之光電荷傳送路徑。圖5係表示圖4之光二極體PD之Y-Y‘方向之雜質分布曲線，圖6係表示圖5之雜質分布曲線之電位圖。
    如圖5所，於光二極體PD，P+Si半導體基板1之上之區域係作為光電荷收集區域36之機能。30為表面P型保護層11之雜質分布曲線，31為N型光二極體10之雜質分布曲線，32為P阱12之雜質分布曲線，33為P-Si層2之雜質分布曲線，34為P+Si半導體基板1之雜質分布曲線。此時，產生由P阱12、P-Si層2、P+Si半導體基板1所形成之內部電場弱的區域35。圖7係表示其模樣。在光二極體之形成用的N型雜質區域，電位60成為最小，但內部電場弱的區域35無法充分確保電位斜率。結果，到達感測器裝置之深區域的光電荷，無法被有效傳送至光二極體PD區域60。亦即，裝置之縱方向之電位斜率弱，在到達光二極體PD前已朝橫方向擴散。結果，射入測光畫素區域之光50，如圖4之路徑1所示而對測距畫素區域19造成串訊，導致測光畫素18之光感度降低之同時，於測距畫素19被觀測出偽信號。又，射入光50產生的光電荷之一部分，會如圖4之路徑2所示成為移位暫存器電路區域20之串訊，同樣導致測光畫素18之光感度降低。
    相對於此，光50射入圖1之測光畫素18時之光電荷傳送路徑係如圖7所示。圖8係表示設於圖7之光二極體PD的串訊防止層DNW9a之Z-Z‘方向之雜質分布曲線，圖9係表示圖8之雜質分布曲線之電位圖。
    如圖8所示，於光二極體PD，P+Si半導體基板1之上之區域係作為光電荷收集區域85之機能。80為表面P型保護層11之雜質分布曲線，81為N型光二極體10之雜質分布曲線，82為P阱12之雜質分布曲線，83為P-Si層2之雜質分布曲線，84為P+Si半導體基板1之雜質分布曲線，87為串訊防止層DNW9之雜質分布曲線。藉由添加和光二極體PD同一導電型之N型雜質而形成串訊防止層DNW9，可形成如圖9所示的通過光電荷收集區域85之大致全體而具有斜度的電位斜率。結果，於P阱12、P-Si層2、P+Si半導體基板1所形成的內部電場弱的區域，朝橫方向擴散的光電荷會通過串訊防止層DNW9被傳送至縱方向。射入測光畫素18之光50，不會如圖7之路徑b、路徑c所示成為測距畫素區域19或移位暫存器電路區域20之串訊，而可將電荷收集於光二極體PD10。其結果，測光畫素18之光感度可提升。於測距畫素區域19，係如圖7之路徑a所示藉由串訊防止層DNW9b將電荷吸取，而不會觀測到偽信號。又，基於射入光而產生的光電荷之一部分，係如圖7之路徑d所示，藉由配置於測光畫素18-移位暫存器電路區域20間的串訊防止層DNW9b而被吸收，不會流入移位暫存器電路區域20。
    又，雖針對測光畫素18說明串訊防止層DNW之效果，但光射入測距畫素19時，基於同樣理由，亦可達成串訊減低，光感度之提升。
    接著，說明利用光感度被提升的串訊防止層DNW之第1構成例的畫素構造。圖10係表示和作為圖2之區域A予以表示之區域相當的測光畫素區域18及測距畫素區域19之重要部分上面圖(但是為圖11所示K-K‘斷面)，圖11係表示圖10之A-A’之位置之斷面構造。本例中，作為柱狀之串訊防止層DNW9，係分別藉由不同遮罩及離子植入形成深區域之N阱DNWa101與淺區域之N阱DNWb102，而形成圖8所示雜質分布曲線。深區域之N阱DNWa101，係於畫素境界區域及各畫素內配置為環狀。於該例，係於畫素境界100之深區域之N阱DNWa101b上，將N阱103予以配置，對引起串訊之光電荷施加吸取電位而構成。畫素境界區域之深區域之N阱DNWa101b係互相連接(未圖示)，經由成為供電區域的雜質區域13、N阱103被供給正電壓。例如和電源電壓同一之正電壓係藉由供電區域施加於畫素境界區域之深區域之N阱DNWa101b，具有負電位的光電荷則被吸收。
    另外，在測光畫素18、測距畫素19以環狀配置的深區域之N阱DNWa101a上，係以點狀形成淺區域之N阱DNWb102。淺區域之N阱DNWb102a係連接於光二極體PD10，而將畫素內產生的光電荷傳送至光二極體PD。於此，欲使畫素內產生的光電荷有效傳送至光二極體，須由串訊防止層9之深部朝向光二極體10形成電位斜率。亦即，需要依光二極體10、淺區域之N阱DNWb102、深區域之N阱DNWa101a之順序降低電位而予以設計。
    深區域之N阱DNWa101a之電位，係形成於藉由P+Si半導體基板1、P阱12所挾持之位置，可以利用圖11之深度方向進行電位設計。亦即，深區域之N阱DNWa101a，係藉由被P+Si半導體基板1與P阱12挾持，而於縱方向(Z方向)形成PNP接合，對深區域之N阱DNWa101a之電位進行控制，而使電位斜率由深區域之N阱DNWa101a之深部朝向光二極體10變低而予以設計。另外，藉由將深區域之N阱DNWa101a配置為環狀，可以利用來自圖11之X、Y方向之電場效應(亦即，藉由形成為環狀而於X方向或Y方向亦形成PNP接合)，使深區域之N阱DNWa101a於高的電位呈空乏化，電位設計成為容易。又，淺區域之N阱DNWb102，係形成於P阱12之深度位置附近，使用P阱12與淺區域之N阱DNWb102之PN接合來進行空乏化之電位設計。例如淺區域之N阱DNWb102，係以沿著P阱12之雜質分布僅稍微高濃度化而予以形成。此時，藉由淺區域之N阱DNWb102配置為點狀，及利用圖11之X、Y方向之電場效應可實現空乏化，電位設計變為容易。
    又，於圖10及11之例，將深區域之N阱DNWa101及淺區域之N阱DNWb102配置於各畫素之最外周位置，藉由該配置，則射入畫素內之光所產生的光電荷可以廣範圍被收集，感度可以提升。
    適用串訊防止層DNW之第1構成例時，可達成光感度1.7倍，測光畫素-測距畫素間串訊及測距畫素間-測距畫素間串訊可改善-20dB。圖12係表示適用本構造時之測距畫素間-測距畫素間串訊效果。在相當於可視光之波長500nm至800nm之區域，可得-20dB以上之改善。
    接著，說明適用串訊防止層DNW之第2構成例的畫素構造。圖13係表示作為和圖2之區域A所示區域相當的測光畫素區域18及測距畫素區域19之重要部分上面圖(為圖14所示K-K‘斷面)，圖14為圖13之A-A‘之位置之斷面構造。和第1構成例比較，測光畫素18及測距畫素19內之深區域之N阱DNWa101係以平面配置於各個畫素內全區域，點狀之淺區域之N阱DNWb102則配置於畫素內全區域而為其特徵。
    於本構成例，係和第1構成例同樣，畫素內之深區域產生的光電荷，係經由深區域之N阱DNWa101，淺區域之N阱DNWb102傳送至光二極體10。和第1構成例比較，經由深區域之N阱DNWa101，淺區域之N阱DNWb102傳送至光二極體PD的路徑數可以增大，可實現電荷傳送之高速化，高效率化。又，和第1構成例比較，深區域之N阱DNWa101，淺區域之N阱102以及光二極體10之電荷儲存區域(N型)可以增大，可以增大可儲存之信號電荷量。
    另外，針對適用串訊防止層DNW之第3構成例的畫素構造予以說明。圖15係表示和圖2之區域A所示區域相當的測光畫素區域18及測距畫素領域19之重要部分上面圖(相當於圖11所示K-K‘斷面)。和第1構成例比較，係將淺區域之N阱DNWb102以線狀形成於畫素內外周部而為其特徵。
    於本構成例，與第1構成例同樣，畫素內之深區域產生的光電荷係經由深區域之N阱DNWa101，淺區域之N阱DNWb102傳送至光二極體10。和第1構成例比較，淺區域之N阱DNWb102係形成為線狀，因此畫素內產生的光電荷不會放出至畫素區域外，可以被N阱DNW吸收，光感度可以提升。
    另外，作為該變形例，係和第2構成例同樣，將深區域之N阱DNWa101以平面配置於畫素內全區域，將線狀之淺區域之N阱DNWb102配置於畫素內全區域，則和第2構成例同樣，可實現電荷傳送之高速化，高效率化及可儲存信號電荷量之增大。圖16係表示該變形例對應之和圖2之區域A所示區域相當的測光畫素區域18及測距畫素區域19之重要部分上面圖(相當於圖11所示K-K’斷面)。
    圖17係表示本發明之固態攝像裝置之另一重要部分斷面構造圖。除第1構成例以外，在構成測光畫素及測距畫素之電晶體下，配置有串訊防止層DNW110(深區域之N阱)而為其特徵。
    於本構造，係和第1構成例同樣，射入測光畫素18之光不會成為測距畫素區域19之串訊，電荷可被吸收於光二極體PD10。因此，測光畫素之光感度可提升。於測距畫素19，可藉由串訊防止層DNW9吸收電荷，不會觀測到偽信號。
    如圖17般光射入測距畫素區域19時，在測距畫素與測距畫素之間所配置的電晶體區域下，係配置有串訊防止層DNW110(深區域之N阱)，因此如路徑k之朝向鄰接之測距畫素的光電荷之移動路徑，不會存在。其結果，和第1構成例比較，測距畫素-測距畫素間之串訊可以減低。特別是，即使畫素之微細化，測距畫素-測距畫素之間隔縮小時，串訊減低效果亦大。如此則，即使畫素微細化測距畫素-測距畫素間隔縮小時，亦不會導致串訊量劣化，可實現微細化。
    於此雖說明本發明適用於利用CMOS感測器的自動對焦感測器之例，但亦可適用於例如CCD影像感測器之其他之固態攝像元件。
    1‧‧‧P+Si半導體基板
    2‧‧‧P-Si層
    3‧‧‧N阱
    4‧‧‧接觸孔
    5‧‧‧第1配線層
    6‧‧‧第2配線層
    7‧‧‧第3配線層
    8‧‧‧配線層間絕緣膜
    9‧‧‧串訊防止層DNW
    10‧‧‧光二極體PD
    11‧‧‧光二極體PD表面P型保護層
    12‧‧‧P阱
    13‧‧‧N+擴散層
    14‧‧‧元件分離區域
    15‧‧‧閘極電極
    16‧‧‧N型隔離NISO
    17‧‧‧P+擴散層
    18‧‧‧測光畫素區域
    19‧‧‧測距畫素區域
    20‧‧‧移位暫存器電路區域
    [圖1]本發明之固態攝像裝置之重要部分斷面圖。
    [圖2]使用本發明之CMOS感測器的自動對焦感測器之構成圖。
    [圖3]自動對焦感測器之原理圖。
    [圖4]於不具有串訊防止層的固態攝像裝置之重要部分斷面圖，將光電荷傳送路徑予以表示之比較例。
    [圖5]圖4之Y-Y‘方向之雜質分布曲線(profile)。
    [圖6]圖5之雜質分布曲線之電位圖。
    [圖7]於實施例1之固態攝像裝置之重要部分斷面圖，將光電荷傳送路徑予以表示之圖。
    [圖8]圖7之Z-Z‘方向之雜質分布曲線。
    [圖9]圖8之雜質分布曲線(串訊防止層DNW)之電位圖。
    [圖10]圖2之區域A之測光畫素區域18及測距畫素區域19之重要部分上面圖(第1之構成例)。
    [圖11]圖10之A-A‘之位置之斷面構造。
    [圖12]測距畫素-測距畫素間串訊效果之表示圖。
    [圖13]圖2之區域A之測光畫素區域18及測距畫素區域19之重要部分上面圖(第2之構成例)。
    [圖14]圖13之A-A‘之位置之斷面構造。
    [圖15]圖2之區域A之測光畫素區域18及測距畫素區域19之重要部分上面圖(第3之構成例)。
    [圖16]圖16之構成例之變形例。
    [圖17]本發明之固態攝像裝置之另一重要部分斷面構造之表示圖。
    1‧‧‧P+Si半導體基板
    2‧‧‧P-Si層
    3‧‧‧N阱
    4‧‧‧接觸孔
    5‧‧‧第1配線層
    6‧‧‧第2配線層
    7‧‧‧第3配線層
    8‧‧‧配線層間絕緣膜
    9a、9b‧‧‧串訊防止層DNW
    10‧‧‧光二極體PD
    11‧‧‧光二極體PD表面P型保護層
    12‧‧‧P阱
    13‧‧‧N+擴散層
    14‧‧‧元件分離區域
    15‧‧‧閘極電極
    16‧‧‧N型隔離NISO
    17‧‧‧P+擴散層
    18‧‧‧測光畫素區域
    19‧‧‧測距畫素區域
    20‧‧‧移位暫存器電路區域
    权利要求:
    Claims (15)
    [1] 一種固態攝像裝置，係具有：畫素區域及和上述畫素區域呈鄰接，形成有邏輯電路的邏輯電路區域者；具有：第1導電型之半導體層，其被形成有上述畫素區域與上述邏輯電路區域；第1導電型之第1半導體區域，係形成於上述半導體層上，濃度較上述半導體層高；及元件分離區域，用於分離上述畫素區域之元件與上述邏輯電路區域之元件；於上述畫素區域，係於上述第1半導體區域上形成第2導電型之光二極體；於上述第2導電型之光二極體之區域，係形成由上述光二極體超出上述第1半導體區域而延伸至上述半導體層的第2導電型之第2半導體區域。
    [2] 如申請專利範圍第1項之固態攝像裝置，其中於上述元件分離區域，係形成由上述元件分離區域之形成用的酸化膜起，超出上述第1半導體區域而延伸至上述半導體層的第2導電型之第3半導體區域。
    [3] 如申請專利範圍第2項之固態攝像裝置，其中具有：形成於上述半導體層上的第2導電型之第4半導體區域；上述第3半導體區域，係被供給較上述第4半導體區域為正之電位。
    [4] 如申請專利範圍第1項之固態攝像裝置，其中上述第2半導體區域，係形成於上述半導體層，具有：沿著上述光二極體之內周而形成為環狀的第1部分，及於上述第1部分上形成為點(dot)狀的複數個第2部分。
    [5] 如申請專利範圍第1項之固態攝像裝置，其中上述第2半導體區域，係形成於上述半導體層，具有：沿著上述光二極體之內周而形成為環狀的第1部分，及於上述第1部分上形成為線(line)狀的複數個第2部分。
    [6] 如申請專利範圍第1項之固態攝像裝置，其中上述第2半導體區域，係形成於上述半導體層，具有：以和上述光二極體之平面形狀呈對應之平面形狀被形成的第1部分，及於上述第1部分上以點狀被形成的複數個第2部分；上述複數個第2部分係於上述第1部分上全面性被配置。
    [7] 如申請專利範圍第1項之固態攝像裝置，其中上述第2半導體區域，係形成於上述半導體層，具有：以和上述光二極體之平面形狀呈對應之平面形狀被形成的第1部分，及於上述第1部分上以線狀被形成的複數個第2部分；上述複數個第2部分係於上述第1部分上全面性被配置。
    [8] 一種固態攝像裝置，係具有：第1畫素與第2畫素者；具有：第1導電型之半導體層，第1導電型之第1半導體區域，係形成於上述半導體層上，濃度高於上述半導體層；第1畫素之第2導電型之第1光二極體，係形成於上述第1半導體區域上；及第2畫素之第2導電型之第2光二極體，係形成於上述第1半導體區域上；於上述第1光二極體之區域，係形成由上述1光二極體起超出上述第1半導體領域而延伸至上述半導體層的第2導電型之第2半導體區域，於上述第2光二極體之區域，係形成由上述2光二極體起超出上述第1半導體區域而延伸至上述半導體層的第2導電型之第3半導體區域。
    [9] 如申請專利範圍第8項之固態攝像裝置，其中於上述第1光二極體與上述第2光二極體之間設置畫素電路形成區域，於該畫素電路形成區域形成有用於構成上述第1畫素或上述第2畫素的電路；於上述畫素電路形成區域，係於上述第1半導體區域下設置第2導電型之第4半導體區域。
    [10] 如申請專利範圍第9項之固態攝像裝置，其中具有：邏輯電路區域，其係和設置有上述第1畫素與上述第2畫素的畫素區域呈鄰接，被形成有邏輯電路；及元件分離區域，用於分離上述畫素區域之元件與上述邏輯電路區域之元件；於上述元件分離區域，係形成有由上述元件分離區域之形成用酸化膜起超出上述第1半導體區域而延伸至上述半導體層的第2導電型之第5半導體區域。
    [11] 如申請專利範圍第10項之固態攝像裝置，其中具有第2導電型之第6半導體區域，係被形成於上述半導體層上；上述第5半導體區域比起上述第6半導體區域係被供給正之電位。
    [12] 如申請專利範圍第8項之固態攝像裝置，其中上述第2半導體區域及上述第3半導體區域，係分別形成於上述半導體層，具有：沿著上述光二極體之內周而形成為環狀的第1部分，及於上述第1部分上以點狀形成的複數個第2部分。
    [13] 如申請專利範圍第8項之固態攝像裝置，其中上述第2半導體區域及上述第3半導體區域，係分別形成於上述半導體層，具有：沿著上述光二極體之內周形成為環狀的第1部分，及於上述第1部分上形成為線狀的複數個第2部分。
    [14] 如申請專利範圍第8項之固態攝像裝置，其中上述第2半導體區域及上述第3半導體區域，係分別形成於上述半導體層，具有：以和上述光二極體之平面形狀呈對應之平面形狀而被形成的第1部分，及於上述第1部分上以點狀形成的複數個第2部分；上述複數個第2部分係於上述第1部分上全面性被配置。
    [15] 如申請專利範圍第8項之固態攝像裝置，其中上述第2半導體區域及上述第3半導體區域，係分別形成於上述半導體層，具有：以和上述光二極體之平面形狀呈對應之平面形狀而被形成的第1部分，及於上述第1部分上以線狀形成的複數個第2部分；上述複數個第2部分係於上述第1部分上全面性被配置。
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